電子元器件(jian)電路布局的可靠(kào)性設計--跳線

    9. 6.1 電子線路的可(kě)靠性設計原則
    采(cǎi)用各種電子元器(qì)件進行系統或整(zhěng)機線路設計時，設(she)計師不僅必須考(kǎo)慮如何實現規定(ding)的功能，而且應🔴該(gai)考慮采❌用何種設(she)計方案才能充分(fèn)發揮元🏃🏻‍♂️器件固有(yǒu)可靠💜性的潛力，提(ti)高系統或整機的(de)可靠性水平。這就(jiu)是通常⭐所說的可(kě)㊙️靠性設計。
    電子線(xiàn)路的可靠性設計(ji)是一個内容相當(dang)廣泛而具體的問(wen)題，采用不同類型(xing)的器件或者要實(shí)現不同的電路功(gōng)能，都會有不同的(de)可靠性設計考慮(lǜ)。這裏首先給出電(dian)子線路可靠性設(shè)計的一些基本原(yuán)則，在8.6.2節再給出幾(jǐ)種具體電路的設(she)計規🌈則。
    1. 簡化設計(jì)
由于可靠性是電(diàn)路複雜性的函數(shù)，降低電路的複雜(za)性可以相應的提(ti)高電路的可靠性(xing)，所以，在實現規定(dìng)功能❓的前🌈提下，應(yīng)盡量使電路結構(gou)簡單，最大限度的(de)減少所用元器件(jiàn)的類型和品❗種，提(ti)高元器件的複用(yòng)🔴率。這是提高電路(lù)可靠性的一種簡(jian)單而實用的方法(fa)。
簡化設計的具體(tǐ)方案可以根據實(shí)際情況來定，一般(bān)使用的方👣法有：
    (1)多(duo)個通道共用一個(ge)電路或器件。
    (2)在保(bǎo)證實現規定功能(neng)指标的前提下，多(duō)采用集成👌電路，少(shǎo)采用分立器件，多(duo)采用規模較大的(de)集成電🥰路，少采用(yong)規模較小的集成(chéng)電路。集成度的提(ti)高可以減少元器(qi)件之間的連線、接(jie)點以及封裝的數(shù)目👣，而這些連接點(diǎn)的可靠性常常是(shi)造成電路失效的(de)🐪主要原因。
    (3)在邏輯(jí)電路的設計中，簡(jian)化設計的重點應(yīng)該放在減🆚少邏輯(ji)器件的數目，其次(ci)才是減少門或輸(shu)入端的數目。因爲(wei)一般而言，與🧑🏾‍🤝‍🧑🏼減少(shao)電路的複雜度相(xiang)比☂️較，提高🌏電路的(de)集成度對于提高(gao)系統可靠性的效(xiào)果更爲明顯。
    (4)多采(cǎi)用标準化、系列化(huà)的元器件，少采用(yong)特殊的或未👈經👣定(ding)🌍型和考驗的元器(qi)件。
    (5)能用軟件完成(cheng)的功能，不要用硬(ying)件實現。
    (6)能用數字(zì)電路實現的功能(neng)，不要用模拟電路(lù)完成，因爲⁉️數字電(diàn)⁉️路的可靠性和标(biāo)準化程度相對較(jiào)高。但是，有時模拟(nǐ)🈲電路♋的功能用數(shu)字電路實現會導(dao)緻器件數目的🍓明(ming)顯增加，這時就要(yào)根據具體情況統(tǒng)籌考慮，力求選用(yong)☁️最佳方案🌂。
    在簡化(huà)設計時應注意三(san)點：：一是減少元器(qì)件不會導緻其它(ta)🏃元器件承受應力(li)的增加，或者對其(qi)它元♻️器件的性能(neng)要求更加苛⛱️刻；二(er)是在用一種元器(qì)件完成多種功能(néng)時，要确🏃‍♂️認該種器(qì)件在性能指标和(he)可靠性方面是否(fǒu)能夠同時滿足幾(jǐ)個方面的要求；三(san)是爲滿足系統安(ān)全性、穩定性、可測(cè)性、可維修性或降(jiàng)額和冗餘設計等(deng)的要求所增加的(de)電路🛀或元器件不(bú)能省略。
    2. 低功耗設(she)計
    電子系統向着(zhe)小型化和高密度(dù)化發展，使得其内(nèi)部熱功率密🔱度增(zeng)加，可靠性随之降(jiàng)低。降低電路的功(gōng)耗🐉，是減💞少系統内(nèi)部溫升的主要途(tú)徑。這可以從兩方(fāng)面着手，一是盡量(liàng)采用低功耗器件(jiàn)，如在滿足工作速(sù)度的情況下，盡量(liang)采用CMOS電路。而不用(yòng)TTL電路；二🛀是在完成(cheng)規定功能的前提(ti)下，盡量簡化邏輯(ji)電路，并更多的讓(rang)軟件來完成硬件(jiàn)的功能，以減少整(zheng)機硬件的數量。
    3. 保(bǎo)護電路設計
    電子(zi)系統在工作中可(ke)能會受到各種不(bu)适當應力或外界(jiè)🈲幹擾🛀信号的影響(xiang)，造成電路工作不(bu)正常，嚴重時會導(dǎo)緻内部器件的損(sǔn)壞。爲此，在電路設(shè)計中⁉️，有必要根據(ju)具體情況設計必(bi)要的保護電路。如(ru)在電路的信号輸(shu)入端設計靜電保(bao)護電路，在電源輸(shu)🛀入端設計浪湧幹(gàn)擾抑制電路，在高(gāo)頻高速電路中加(jiā)入噪聲抑制🈲或吸(xī)收網絡。具體保護(hu)電路的形式可參(cān)閱本🌂書有關✂️章節(jiē)。
    4. 靈敏度分析
    組成(cheng)電子系統的各個(ge)電路對于系統可(ke)靠性的貢獻并不(bu)相同，而組成電路(lu)的各個元器件對(duì)于該電路可靠性(xìng)🥵的貢獻也不會🌈一(yī)樣。常常會有這樣(yàng)的情況，某個元器(qì)件💔的參數退化嚴(yan)重，但對電路性能(néng)的影響甚微；而另(lìng)一個🧑🏽‍🤝‍🧑🏻元器件稍有(yǒu)變化，就對電路性(xìng)能産生顯著影響(xiǎng)。這是因爲一個元(yuán)器件對于電路可(ke)靠性的影🌈響（或一(yī)個子電路對于系(xì)統可靠性的🌈影響(xiang)）不僅取決于該元(yuán)器件（或子電路）自(zi)身的質量，而且取(qǔ)決于該元器✨件（或(huo)子電路）造成電路(lu)（或系統）性能變化(huà)🏃‍♂️的靈敏度。因此，在(zai)電路設計中，應進(jìn)行靈🔴敏度分析，确(que)定對電路性能影(ying)響顯著的關鍵元(yuan)器🌈件或子電路。對(dui)其進行重點設計(ji)。靈敏度分析可借(jie)❓助于現有的電路(lù)模拟器或邏輯模(mo)拟器完成。這是提(ti)高電路📧可靠性的(de)一個經濟有效的(de)方法。
    5. 基于元器件(jiàn)的穩定參數和典(diǎn)型特性進行設計(ji)
    電路設計通常必(bì)須依據所選用器(qi)件的參數指标來(lai)✔️進💰行。爲了保證電(dian)路的可靠性，隻要(yao)可能，電路性能應(yīng)該基于器件的❗最(zuì)穩定的參數來設(she)計，同時應🔴留出一(yī)些允許變化的餘(yú)量。對🧡于那些⁉️由于(yu)工藝離散性以及(jí)随時間、溫度和其(qí)它環境應力而變(bian)化的不太穩定的(de)性能參數，設計時(shí)應給予更爲寬容(rong)的限制。對于那些(xie)不确定的無法控(kòng)制的性能參數，設(shè)計時不宜采納，否(fou)則無法保證電路(lu)的可靠性和制造(zào)的可重複性。如果(guǒ)産品手冊中 記載(zai)有所需的特性曲(qu)線圖、外部電路參(cān)❓數或典型應用電(diàn)路時，應盡❄️可能使(shi)用該特性曲線或(huo)電路方案進行設(shè)計。
    6. 均衡設計
    在設(shè)計一個電子系統(tong)時，總是要先将其(qi)分割爲若🧑🏽‍🤝‍🧑🏻幹個電(diàn)路塊，以便完成不(bu)同的功能。在系統(tǒng)分割時，應注🈚意電(dian)路功能和結構的(de)均衡性，這樣對提(tí)高系統可靠😘性有(yǒu)利🤞。這主要體現在(zai)兩個方面：一是每(měi)塊🚩電路的功能應(yīng)相對完整，盡量減(jian)少各個電路之間(jiān)的聯接，以削弱互(hù)連對電路可靠性(xing)的影響；二是各個(gè)電流所含元🛀器件(jian)的數量不要過于(yu)集中帶來的不可(kě)靠因素，同時也方(fāng)便了裝配工藝設(she)計。
    7. 三次設計
    三次(ci)設計包括系統設(shè)計、參數設計和容(rong)差設計。系統設計(ji)🌏是指一般意義上(shàng)的設計；參數設計(ji)是利用正交設計(ji)法結合計算機輔(fu)助設計，找到穩定(ding)性好的合理參數(shù)組，是三次🈲設計的(de)核心；容差設計則(zé)是在系統的最佳(jia)參數組合确定之(zhī)後，合理規劃組成(cheng)系統的各個元器(qì)件的容🔅差，使産品(pǐn)物美價廉。采用三(sān)次設計方法獲得(de)的産品具有高的(de)信噪比，對于🌈元器(qi)件的公差與🐉老化(hua)、工作和環境🌐條件(jian)的波動變🥵化等具(ju)有很強的忍❗受能(neng)力，保證長時間正(zhèng)常工作。因此，在所(suo)采用的元器件質(zhi)量等級相同的條(tiao)件下，通過三次設(shè)計的電路的⭐可靠(kào)性明顯高于未作(zuo)三次設計的電路(lù)。
    8. 冗餘設計和降額(e)設計
冗餘設計也(yě)稱餘度設計，它是(shì)在系統或設備中(zhōng)的🏃關鍵電🔴路部位(wei)，設計一種以上的(de)功能通道，當一個(ge)功能通道發生🐅故(gù)障時，可用另一個(gè)通道代替，從而可(kě)使局👉部故障⚽不影(ying)響整個系統或設(shè)🔅備的正常工🐆作。采(cǎi)用冗餘設計，使得(dé)用相對低可靠的(de)🔆元器件構🚶‍♀️成可靠(kào)的系統或設備成(chéng)💘爲可能。但是，采用(yong)冗餘設計會使電(diàn)路的複雜性以及(ji)系統的體積、重量(liang)、功耗和成本增加(jiā)，一般隻用于那些(xiē)安全性要求非常(cháng)高而且難以維修(xiū)的系統。
9. 可靠性預(yu)計
    爲了驗證可靠(kào)性設計的效果，根(gen)據系統可靠性的(de)要求，電路設☔計完(wan)成後，可對關鍵電(dian)路的失效率進行(hang)預👌計，預計所🏃🏻‍♂️依據(jù)的模型和方法見(jiàn)國軍标GJB299《電子設備(bèi)可☂️靠性預計手冊(cè)》。
9.6.2 常用集成電路的(de)應用設計規則
    在(zài)電路設計時，除了(le)以上所述的通用(yòng)設計原則之🔴外，還(hai)要根據所用器件(jian)的具體情況，采用(yòng)不同的設計規則(ze)。下😄面給出用幾種(zhǒng)常用集成電路進(jin)行電路✨設計時應(ying)該遵循的一些規(gui)則。這些規則所依(yī)據的🈚設計原理大(da)多已經在本書的(de)有關章節裏予以(yi)闡述，這裏不再贅(zhui)述。
    1. TTL電路應用設計(jì)規則
    (1) 電源
    •穩定性(xing)應保持在±5％之内；
    •紋(wén)波系數應小于5％；
    •電(diàn)源初級應有射頻(pín)旁路。
    (2)去耦
    •每使用(yong)8塊TTL電路就應當用(yòng)一個0.01~0.1μF的射頻電容(róng)器對電源電壓🏒進(jìn)🏃🏻行去耦。去耦電容(róng)的位置應僅可能(neng)地靠近集成電路(lù)，二者之🌈間的距離(li)應在15cm之内。每塊印(yìn)制電路闆也應用(yong)一隻容量更大些(xie)的低電感電容器(qì)對電源進👉行去耦(ou)。電容器類型的選(xuǎn)擇方法參見8.1.1節。
    (3)輸(shū)入信号
    •輸入信号(hao)的脈沖寬度應長(zhǎng)于傳播延遲時間(jiān)，以免出現🈲反射噪(zào)聲；
    •要求邏輯“0”輸出(chu)的器件，其不使用(yong)的輸入端應将其(qi)接地或與同一門(mén)電路的在用輸入(rù)端相連；
    •要求邏輯(jí)“1”輸出的器件，其不(bú)使用的輸入端應(ying)連接到一👉個大😍于(yu)2.7V的電壓上。爲了不(bú)增加傳輸延遲時(shí)間和噪聲敏感度(dù)，所接電壓不要超(chao)過該電路的電壓(yā)⭕最大額定值5.5V；
    •不使(shǐ)用的器件，其所有(yǒu)的輸入端都應按(an)照使功耗最👨‍❤️‍👨低的(de)方法連接，具體的(de)處理方法可參閱(yue)8.1.6節；
    •在使用低功耗(hào)肖特基TTL電路時，應(yīng)保證其輸入端不(bú)出現負🏃‍♀️電☔壓，以免(miǎn)電流流入輸入箝(qian)位二極管；
    •時鍾脈(mo)沖的上升時間和(he)下降時間應盡可(kě)能的短，以便提高(gāo)電路的抗幹擾能(neng)力；
    •通常時鍾脈沖(chong)處于高态時，觸發(fa)器的數據不應改(gai)💁變。若一🙇‍♀️例外，應查(chá)閱有關的數據規(gui)範；
    •擴展器應盡可(kě)能地靠近被擴展(zhǎn)的門，擴展器的節(jie)點上不能有⁉️容性(xing)負載；
    •在長信号線(xiàn)的接收端應接一(yi)個500Ω～1kΩ的上拉電阻，以(yǐ)便增加🌏噪聲🚩容限(xiàn)和縮短上升時間(jiān)。
    (4)輸出信号
    •集電極(jí)開路器件的輸出(chū)負載應連接到小(xiao)于等于最大額定(dìng)值的電壓上，所有(yǒu)其它器件的輸出(chu)負載應連接到VCC上(shàng)；
    •長信号線應該由(you)專門爲其設計的(de)電路驅動，如線🙇‍♀️驅(qū)㊙️動器、緩沖器等；
    •從(cong)線驅動器到接收(shōu)電路的信号回路(lu)線應是連續的，應(ying)采用特性阻抗約(yuē)爲100Ω的同軸線或雙(shuāng)扭線；
    •在長信号線(xian)的驅動端應加一(yī)隻小于51Ω的串聯電(dian)阻，以便消除可㊙️能(neng)出現的負過沖。
    (5)并(bìng)聯應用
    •除三态輸(shū)出門外，有源上拉(la)門不得并聯連接(jiē)。隻有一⭕種情況例(li)外，即并聯門的所(suǒ)有輸入端和輸出(chū)端均并聯在一起(qi)，而且這些🏃🏻門電路(lu)封裝在同一外殼(ké)内；
    •某些TTL電路具有(yǒu)集電極開路輸出(chū)端，允許将幾個電(diàn)路的開集電極輸(shu)出端連接在一起(qǐ)，以實現“線與”功能(néng)。但應在🤩該輸出端(duan)加一個上拉電阻(zǔ)，以便提供足夠的(de)驅動信号和提高(gāo)抗幹擾能力，上拉(la)電阻的阻值應根(gen)據該電路的扇出(chu)能力來确定。
    2. CMOS電路(lu)應用設計規則
    (1)電(diàn)源
    •穩定性應保持(chi)在±5％之内；
    •紋波系數(shù)應小于5％；
    •電源初級(ji)應有射頻旁路；
    •如(ru)果CMOS電路自身和其(qí)輸入信号源使用(yòng)不同的電源，則開(kai)📧機時應首先接通(tong)CMOS電源，然後接通信(xìn)号源，關機⛷️時應該(gai)首先關閉信号源(yuán)，然後關閉CMOS電源。 
    (2)去(qù)耦
    •每使用10～15塊CMOS電路(lù)就應當用一個0.01~0.1μF的(de)射頻電容器對電(dian)源電壓進行㊙️去耦(ǒu)。去耦電容的位置(zhì)應僅可能地靠🌈近(jin)集成電路，二❓者之(zhi)🔞間的距離應在15之(zhi)内。每塊印制電路(lù)闆也應用一隻容(rong)♻️量更大些的低電(diàn)感電容器對電源(yuán)進行去耦。
    (3)輸入信(xìn)号
    •輸入信号電壓(yā)的幅度應限制在(zài)CMOS電路電源電壓範(fan)♍圍之内☁️，以免引發(fā)闩鎖；
    •多餘的輸入(rù)端在任何情況下(xià)都不得懸空，應适(shi)當的連😘接到CMOS電❤️路(lu)的電壓正端或負(fu)端上；
    •當CMOS電路由TTL電(diàn)路驅動時，應該在(zài)CMOS電路的輸入端與(yu)VCC之間💃🏻連一個上✂️拉(la)電阻；
    •在非穩态和(hé)單穩态多諧振蕩(dàng)器等應用中，允許(xu)CMOS電路有一定🛀🏻的🚶輸(shū)入電流（通過保護(hù)二極管），但應在其(qi)輸入加接一隻串(chuan)聯⛱️電阻，将輸入電(diàn)流限制在微安級(jí)的水平上。
    (4) 輸出信(xin)号
    •輸出電壓的幅(fu)度應限制在CMOS電路(lu)電源電壓範圍之(zhi)内，以免引💋發闩鎖(suǒ)；
    •長信号線應該由(you)專門爲其設計的(de)電路驅動，如線驅(qū)動👨‍❤️‍👨器、緩沖器等；
    •應(ying)避免在CMOS電流的輸(shū)出端接大于500pF的電(diàn)容負載；
    •CMOS電路的扇(shàn)出應根據其輸出(chū)容性負載量來确(què)定，通常可按下式(shì)計算：     
                                      ( 9.6 )
式中，FO爲扇出(chu)，CL爲CMOS電路的額定容(róng)性負載電容，0.8是容(róng)性負㊙️載🏃‍♀️的降額💃系(xì)數，CI爲CMOS電路的額定(dìng)輸入電容。
    (5)并聯應(ying)用
    •除三态輸出門(men)外，有源上拉門不(bú)得并聯連接。隻有(yǒu)一種情況例外，即(jí)并聯門的所有輸(shu)入端均并聯在一(yī)起，而且這些🤩門電(diàn)⛱️路封裝在同一外(wài)殼内。
    3.線性放大器(qi)應用設計規則
    (1) 電(dian)源
    •穩定性應保持(chi)在±1%之内；
    •紋波系數(shu)應小于1％；
    •電源初級(jí)應有射頻旁路；
    (2) 去(qù)耦
    •每使用10塊線性(xìng)集成電路就應當(dāng)用一個0.01~0.1μF的射頻電(diàn)容器對電源電壓(ya)進行去耦。去耦電(diàn)容的位置應僅可(kě)能地靠近集成電(dian)路，二者之間的距(ju)離應在15cm之内。每塊(kuai)印制電路闆也應(yīng)🧡用一隻容量更大(dà)些的低電感電容(rong)器對電源進行去(qù)耦。
    (3) 輸入信号
    •差模(mó)輸入電壓和共模(mo)輸入電壓均不應(yīng)超過它們的最💃🏻大(da)額🔞定🎯值的60％；
    •所有不(bu)使用的輸入端均(jun)應按照使功耗最(zui)低的方式進行連(lián)接；
    •如果器件具有(yǒu)兩個以上的外部(bu)調整點，必須多次(cì)調整🔴，僅一次是不(bú)行的。
    (4) 輸出信号
    •長(zhǎng)信号線應該由專(zhuān)門爲其設計的電(dian)路驅動，如線驅動(dòng)器、緩沖器等；
    •從線(xian)驅動器到接收電(diàn)路的信号回路線(xiàn)應采用連續🔆同軸(zhóu)線或雙扭線，其特(tè)性阻抗應與連接(jiē)端口的阻抗相匹(pi)配。
    4. 線性電壓調整(zheng)器應用設計規則(zé)
    (1)輸入電壓
    •輸入電(diàn)壓不應超過其最(zuì)大額定值的80％；
    •差分(fèn)輸入電壓應該比(bi)推薦的最小電壓(ya)大20％，以保持适當的(de)輸出電壓。
    (2)輸出負(fu)載
    •最大輸出負載(zǎi)不得超過其最大(dà)額定值的80％；
    •如果器(qi)件内部沒有包含(hán)短路保護電路，則(ze)應設計外🥵部短路(lu)保護電路。
    (3)散熱
    •電(dian)壓調整器應該安(an)裝散熱器，其散熱(re)面積應能夠散掉(diao)器件承受最大功(gōng)率時所産生的熱(rè)量。
9.6.3 印制電路闆布(bù)線設計
    目前電子(zi)元器件用于各類(lèi)電子設備和系統(tǒng)時，仍✨然以印制電(diàn)路闆爲主要裝配(pèi)方式。實踐證明，即(ji)使電原理圖設計(jì)正确，印制電路闆(pan)布線設計不當，也(ye)會對器件的可靠(kào)性産生不利的影(ying)響🏃‍♀️。例如，将印制電(diàn)路闆用于裝配高(gāo)速數字集成電路(lù)時，電路上出🧑🏽‍🤝‍🧑🏻現的(de)瞬變電流通過印(yìn)制🐆導線時，會産生(shēng)沖擊電流♍。如果印(yin)制導線的阻抗比(bǐ)較大♻️，特别是電感(gǎn)較大時，這種沖擊(jī)電流的❌幅值會很(hěn)大，有可能對器件(jiàn)造成🈲損害。如果印(yin)制闆兩條細平行(hang)線靠得很近，則會(huì)形🌈成信号波形的(de)延遲，在傳輸線的(de)終端形成反🌂射噪(zao)聲。因此，在設計印(yìn)制闆布線的時候(hòu)，應注意采用正确(que)的方法。
    1. 電磁兼容(rong)性設計
    電磁兼容(rong)性（EMC）是指電子系統(tong)及其元部件在各(gè)種電磁環境中仍(reng)能夠協調、有效地(dì)進行工作的能力(li)。EMC設計的目的是既(jì)🌈能抑制各種外來(lai)的幹擾，使電路和(he)設備在♻️規定的電(dian)磁環境中能正常(chang)工作，同時又能減(jian)少其本身對其它(tā)💚設備的電磁幹擾(rao)。
    由于瞬變電流在(zài)印制線條上所産(chǎn)生的沖擊幹擾主(zhu)💋要是由印制導線(xiàn)的電感成分造成(cheng)的，因此，應盡量減(jiǎn)少印制導線的電(dian)感量。印制導線的(de)電感量與其長度(du)🤞成正比，并随其寬(kuān)度的增加而下降(jiàng)，故短而粗的導線(xian)♈對于抑制幹擾是(shì)有利的。
    時鍾引線(xiàn)、行驅動器或總線(xiàn)驅動器的信号線(xiàn)常常🥵載有大的瞬(shun)變電流，其印制導(dao)線要盡可能地短(duǎn)；而對于電源🈲線和(hé)地線這樣的難以(yǐ)縮短長度的布線(xiàn)，則應在印制闆🌈面(miàn)積和線條密✊度允(yǔn)許的條件下盡可(kě)能加大布線的寬(kuān)度。對于一般電路(lu)，印制導線寬度選(xuǎn)在1.5mm左右，即可完全(quán)滿足要求；對于集(ji)成電路，可選爲0.2mm~1.0mm。
    采(cai)用平行走線可以(yi)減少導線電感，但(dàn)導線之間的互感(gǎn)⭕和分布電容增加(jia)，如果布局允許。最(zuì)好采用井字形網(wang)狀地線結構，具體(tǐ)做法是印制闆的(de)一面橫🌈向布線，另(ling)一面⛷️縱向布線，然(rán)後在交叉孔處用(yong)鉚釘或金屬化孔(kong)相連。
    爲了印制印(yìn)制導線之間的串(chuan)擾，在設計布線時(shí)應盡量🥰避免長距(jù)離的平行走線，盡(jin)可能拉開線與線(xian)之間的距離，信号(hào)線與地線及電源(yuán)線盡可能不交叉(cha)。在使用一般電路(lù)時，印制導💜線間隔(ge)和長度設計可以(yǐ)參考表9.7所列規則(zé)。在一些對幹擾十(shi)㊙️分敏感的信号線(xian)之間🏃‍♂️可以設置一(yi)根接地的印制線(xiàn)，也可有效地抑制(zhi)串💛擾。

爲了抑制出(chū)現在印制線條終(zhōng)端的反射幹擾，除(chu)了🏃‍♂️特殊需⭕要之外(wài)，應盡可能縮短印(yìn)制線的長度和采(cǎi)用慢速電💋路。必要(yao)時可加終端匹配(pèi)，即在傳輸線的末(mo)端對地和電源端(duan)各加接一個相同(tong)阻值的匹配電阻(zu)。根據經驗，對一般(ban)速度較快的TTL電路(lù)，其印制線條長于(yu)10cm以上🚶‍♀️時就應加終(zhong)端匹配措施。匹配(pei)電阻的阻值應根(gēn)據♊集成電路的輸(shu)出驅動電流及吸(xi)收電流的最大值(zhí)來決👌定。當使用74F系(xi)列的TTL電路時，匹配(pèi)電阻可采用330Ω，其等(deng)效的❄️終端阻抗爲(wei)165Ω。
    爲了避免高頻信(xìn)号通過印制導線(xian)産生的電磁輻射(she)，在🛀印制電路闆布(bu)線時，還應注意以(yǐ)下要點：
    (1) 盡量減少(shao)印制導線的不連(lian)續性，例如導線寬(kuan)度不要突變🍓，導線(xian)的拐角大于90O，禁止(zhi)環狀走線等。這樣(yang)也🔞有利于提高印(yin)制導線耐🌂焊接熱(rè)的能力。
    (2)時鍾信号(hao)引線最容易産生(sheng)電磁輻射幹擾，走(zǒu)線時應與🌈地線回(hui)路相靠近，不要在(zài)長距離内與信号(hao)線并行㊙️。
    (3)總線驅動(dong)器應緊挨其欲驅(qū)動的總線。對于那(na)些離開🤟印制電路(lù)闆的引線，驅動器(qi)應緊挨着連接器(qi)。
    (4)數據總線的布線(xian)應每兩根信号線(xian)之間夾一根信号(hào)🐪地線。最好是緊挨(ai)着最不重要的地(di)址引線放置地回(huí)路，因爲後🔞者常載(zǎi)有高頻電流。
(5)在印(yìn)制闆布置高速、中(zhōng)速和低速邏輯電(dian)路時，應按🤟照圖💘9.41的(de)🐆方式排列器件。

  2. 接(jie)地設計
隻要布局(ju)許可，印制闆最好(hao)做成大平面接地(di)方式，即印制闆的(de)一面全部用銅箔(bó)做成接地平面，則(ze)另一面作爲信号(hao)布線。這樣🈲做有許(xǔ)多好處：
    (1)大接地平(píng)面可以降低印制(zhì)電路的對地阻抗(kàng)，有效地抑制印制(zhì)闆另一面信号線(xian)之間的幹擾和噪(zào)聲。例如，由于平行(háng)導線之間的分布(bu)電容在導線接近(jìn)接地平🧑🏽‍🤝‍🧑🏻面時會變(biàn)小，因此大接地平(píng)面可使印制線之(zhi)間的串擾明顯削(xue)👣弱。
    (2)大接地平面起(qǐ)着電磁屏蔽和靜(jing)電屏蔽的作用，可(kě)減少外界對電路(lù)的高頻輻射幹擾(rǎo)以及減少電路對(dui)外界的高頻輻射(she)幹擾🏃。
(3)大接地平面(mian)還有良好散熱效(xiao)果，其大面積的銅(tóng)箔尤如金屬散熱(rè)片，迅速向外界散(san)發印制電路闆中(zhōng)的熱量。

 如果無法(fǎ)采用大接地平面(mian)，則應在印制電路(lù)闆的周圍設計☂️接(jiē)地總線，接地總線(xiàn)的兩端接到系統(tǒng)的🌈公共接地點上(shang)。接地☂️總線應盡可(kě)能地寬，其寬度至(zhi)🛀少應爲2.5mm。
    數字電路(lu)部分與模拟電路(lù)部分以及小信号(hào)電路😄和🤟大功👅率電(dian)路應該分别并行(háng)饋電。數字地與模(mó)拟🈲地在🚩内部㊙️不得(dé)♋相連☀️，屏蔽🔞地與電(diàn)源地分别設置，去(qu)耦濾波電容應就(jiù)近接地。
    3. 熱設計
    從(cóng)有利于散熱的角(jiao)度出發，印制闆最(zuì)好是直立安㊙️裝，闆(pan)與闆之間的距離(lí)一般不要小于2cm，而(er)且元器件在印制(zhì)闆上的排列方式(shì)應遵循一定的規(guī)則：
    (1)對于采用自由(yóu)對流空氣冷卻方(fang)式的設備，最好是(shi)将集成電路（或其(qi)他元器件）安縱長(zhǎng)方式排列，如圖9.42 (a)所(suǒ)示；對于采用強制(zhi)空氣冷卻（如用風(fēng)扇冷卻）的設備，則(zé)應按橫長方式配(pèi)置，如圖9.42 (b)所示。
    (2)同一(yī)塊印制闆上的元(yuán)器件應盡可能按(an)其發熱量大小及(ji)耐熱程度分區排(pái)列，發熱量小或耐(nai)熱性差的元器件(jiàn)（如小信号晶體管(guǎn)、小規模集成電路(lu)、電解電容器等）放(fàng)在冷卻氣✔️流的最(zui)⛱️上遊（入💘口處），發熱(re)量大或耐熱性好(hao)的元器件（如功率(lü)晶體管、大規模集(ji)成電路等）放在冷(leng)卻氣流💃的最下遊(you)（出口處）。
    (3)在水平方(fang)向上，大功率器件(jiàn)盡量靠近印制闆(pǎn)邊沿布置，以便縮(suō)短傳熱途徑；在垂(chuí)直方向上，大功率(lü)器件盡量靠近印(yin)❗制闆上方♋布置，以(yi)便減少這些器件(jian)工作時對其它⛷️元(yuan)器件📐溫度的影響(xiang)。
(4)溫度敏感器件最(zuì)好安置在溫度最(zui)低的區域（如設備(bei)的底🛀🏻部），千萬不要(yao)将它放在發熱元(yuan)器件的正上方，多(duō)個器件最好是在(zài)水平面上交錯布(bu)局。
設備内印制闆(pan)的散熱主要依靠(kao)空氣流動，所以在(zai)設計時要研😍究空(kōng)氣流動路徑，合理(lǐ)配置元器件或印(yin)制電路闆。空氣流(liú)💃🏻動時總是趨向于(yu)阻力小的地🈲方流(liú)動，所以在印制電(diàn)路闆上配置元💁器(qi)件時，要避免在某(mou)個⛱️區域留有較大(dà)的空域。如圖9.43 (a)所示(shì)的那樣，冷卻空氣(qì)大多從此空域中(zhōng)流走，而元器件密(mi)集區域很少有空(kōng)氣流過，這樣散熱(rè)效果就大大降🌏低(dī)。如🔞果象圖9.43 (b)那🤞樣在(zài)空域中加上一排(pái)器💋件，雖然裝配密(mi)度提高了，但由于(yú)冷卻空氣的通路(lu)阻抗均勻，使空氣(qi)流動也絕緣，從而(ér)使散熱效果改善(shan)。整機中多塊印制(zhi)電路闆的配置也(yě)應注意同樣問題(ti)。
 
大量實踐經驗表(biao)明，采用合理的元(yuan)器件排列方式，可(ke)🌈以有效地降低印(yìn)制電路的溫升，從(cong)而使器件及設備(bei)的故障率明顯下(xià)降。
    此外，在高可靠(kào)應用場合，應該采(cǎi)用銅箔厚一些的(de)印制電路闆基材(cái)，這不僅可以增強(qiang)印制闆的散熱能(neng)力，而且🏃有利🔞于降(jiàng)低印制導線的電(diàn)阻值，提高機械強(qiáng)度。如選用銅箔厚(hou)度爲70μm的印制闆，相(xiang)對于銅箔厚度爲(wèi)35μm的印制闆，印💋制導(dǎo)線的電阻值可降(jiàng)低1/2，散熱♻️能力可增(zēng)加一倍，而且在容(rong)易遭受劇烈的振(zhen)動和🚶‍♀️沖擊的環境(jing)中，不容易出現斷(duan)線之類的機械故(gù)障。
    〔實例〕集成電路(lu)在印制闆上的排(pai)列方式對其溫升(sheng)🥵的影響✂️
圖9.44給出了(le)大規模集成電路(lù)（LSI）和小規模集成電(diàn)路（SSI）混合♍安💃🏻裝情況(kuàng)下的兩種排列方(fāng)式，LSI的功耗爲1.5W，SSI的功(gōng)耗爲0.3W。實測結☂️果表(biǎo)明，圖9.44(a)所示方式使(shǐ)LSI的溫升達50℃，而圖9.44 (b)輻(fu)射導緻🔞的LSI的溫升(shēng)爲40℃，顯然采納後面(miàn)一種方式對降低(dī)LSI的失效率更爲有(yǒu)利。

   這個例子也說(shuō)明，應該盡可能地(dì)使印制闆上元器(qi)件的🐇溫升趨于均(jun)勻，這有助于降低(dī)印制闆上的器件(jiàn)的溫度峰值。 

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